- 보유장비
PCIe 5.0 프로토콜 분석기
- 담당자 메모
- - 예약 시, 신청내용에 분석 목적, 인터페이스 종류, Lane 수 등 기재
- 담당자 적정성 검토 후 승인
- 분석 일정 변경·취소는 예약 일정 24시간 전까지 가능
* Exerciser 연동 사용 시 별도 예약 필요
* 인터페이스 종류 및 Lane 구성에 따라 분석 가능 여부가 달라 정보 기재 필요
1. 시스템 반도체 고속 인터페이스 검증 및 분석
• PCI Express 5.0 이상 프로토콜 기반 트랜잭션, 데이터링크, 물리 계층 분석 지원
• 고속 신호 무결성(SI) 및 링크 안정성 검증
• DUT와 호스트 간 통신 오류 원인 분석 및 성능 평가
2. 차세대 인터페이스 기반 SoC 및 AI·서버용 반도체 검증
• PCIe 5.0 기반 가속기, 스토리지, 네트워크 SoC 설계 검증
• 신제품 상용화를 위한 실시간 트래픽 캡처 및 분석
3. 프로토콜 계층 분석 기능
• 트랜잭션, 데이터링크, 물리 계층 동작 분석 및 LTSSM 상태 추적·모니터링 지원
• CRC 오류, 리트라이 패킷, 링크 리셋 이벤트 검출 및 로그 기록 가능
4. 트래픽 캡처 및 분석 기능
• Gen5 x4 이상 Lane 동시 분석 지원, 16 Lane 이상 확장 가능 구조
• Throughput, Latency 등 트래픽 통계 분석 및 시각화 지원
1. Lane 및 속도 지원
• 지원 규격: PCI Express 5.0 (2.5 / 5.0 / 8.0 / 16.0 / 32.0 GT/s)
• Lane 구성: 최소 Gen5 x4 Lane 동시 분석 지원
2. 메모리 및 데이터 처리 성능
• Record Memory: 8GB 이상
• 장시간 트래픽 캡처 및 구간별 재분석 지원
• x4 링크 폭에서 32.0 GT/s 전송속도로 양방향 100% 데이터 캡처 가능
• TAP 6 기술 기반의 안정적인 호스트–디바이스 통신 환경 제공
3. 오류 검출 및 분석 성능
• CRC 오류, 리트라이 패킷, 링크 리셋 등 이벤트 검출 지원
• LTSSM 상태 모니터링 및 로그 저장 기능 제공
• 원터치 오류 검사 및 고속 트리거·필터링 기능 지원
• 프로토콜 계층별 오류 검출 및 상세 리포트 제공
• Hierarchy 기반 UI로 PHY부터 Application 계층까지 계층적 신호 표시
• CATC 추적 분석 소프트웨어 시스템 지원
• Lane Swizzling 기능으로 비표준 레인 구성 자동 매핑 및 분석 편의성 제공
4. 인터포저 사양 및 기능
• PCIe CEM x4 구조 지원, PCIe 6.0(64 GT/s) 이상 속도 대응
• 레인 분할 테스트 및 SMBus 통신 지원
• DUT 전원 공급 및 사이드밴드 신호 제어 기능 제공
• CXL 및 NVMe 프로토콜 호환
• Interposer–PHY 연결용 Y-Cable 포함 (32.0 GT/s 이상 지원, 길이 1m 이상)
